基于FPGA的DES加密算法的高性能實現
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DES算法每一輪次迭代都需要一個子密鑰，采用流水線實現DES算法，就需要提前生成子密鑰，隨流水線進程發送給各個模塊。輸入密鑰分別經置換選擇1、第n輪的循環左移和置換選擇2這3個步驟后得到第n輪的子密鑰。如果用VHDL按照每一輪次循環移位的位數一步步得到16輪次迭代的子密鑰，那么16輪次子密鑰的生成需要做56x28次移位運算，同時需要56個寄存器存放每一輪子密鑰的中間結果，這樣不僅語言描述復雜，占有較多的硬件資源，而且每輪次密鑰移位次數不同，需要的運算時間不同，會給算法的迭代運算帶來更大的等待延遲。因此，通過分析得到生成每一輪子密鑰時，相對輸入密鑰所需移位的數目，直接將各個子密鑰提前生成。這樣不僅降低了資源消耗，提高算法的執行速度，也消除了各個圈子密鑰之問的相關性。
3．3 S盒的設計
S盒的設計是DES算法關鍵部分，S盒設計的優劣將影響整個算法性能。在采用FPGA實現時，應從資源和速度的角度出發，有效利用FPGA可配置屬性，充分考慮器件內部結構，盡可能使兩者都達到最優。S盒是一個4x16的二維數組，根據輸入的6位地址數據確定輸出，中間4位數據確定列，兩邊2位確定行，所產生的行列數據對應的地址空間中存放的就是輸出的4位數據。為了利用FPGA內部的4輸入查找表結構，可重新設計S盒的邏輯描述，即先固定2個變量，而使另外4個變量發生變化。實現時使用雙重case語句，外層使用2個變量，對應S盒輸入的第1、6位。內層使用4個變量，對應S盒輸入的第2、3、4、5位。形成一個6輸入、4輸出的查找表。這樣就可以充分利用FPGA的內部資源，提高綜合效率，加快算法執行速度。
3．4 子密鑰延遲控制
圖3中的子密鑰延遲控制單元可完成子密鑰的延遲控制，它由一系列寄存器構成。通過時鐘觸發數據塊依次向下傳輸給各級流水線，子密鑰依次存入下一級寄存器，在相應數據塊加密時從寄存器讀取，便實現16個不同數據塊同時加密。在新更換密鑰時，各個子密鑰分別存入寄存器(i，1)，隨時鐘觸發依次在流水線寄存器中流動，以前在流水線上繼續使用的子密鑰也同時在流水線寄存器中隨數據塊流動，通過合理使用寄存器，完成數據塊和子密鑰的同步，準確快速分發子密鑰，實現密鑰的動態更換。本文引用地址：http://www.j9360.com/article/188686.htm
4 仿真結果
采用VHDL作為設計邏輯描述．以OuartusⅡ作為設計開發工具，以Ahera公司Cyclone EPlCl2F324C6為目標器件，邏輯綜合結果表明系統共占用4 368個邏輯單元(LE)，系統的最高時鐘頻率為222．77 MHz，對信息的加密速度為222．77x64 Mb／s=14．26 Gb／s。由表1給出的DES算法有關硬件和軟件實現性能對比結果表明，該系統的數據加密速度是最快的，是軟件實現的112倍．同時其資源消耗指標也較理想。
假設需要加密的明文M=0123456789ABCDEF H，密鑰K=133457799BBCDFFl H，經過初始置換，16輪迭代加密，逆初始置換，最終的加密密文應為：85E813540FOA8405H，其時序仿真結果如圖4所示，仿真結果表明，系統完全實現DES算法的流水加密功能。
5 結語
在分析DES算法原理的基礎上，詳細闡述了一個基于VHDL描述、FPGA實現的DES加密算法系統的設計和仿真結果。該系統與傳統軟件加密系統相比，設計靈活，處理速度快，密鑰可動態刷新，抗解密強度高，穩定性好，重用性強，升級方便。
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