一種高可靠性的計算機與FPGA串行通信的實現
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2 FPGA收發模塊的實現
要使FPGA具有數據的收發功能，則收、發兩模塊必不可少，與此相關聯的還需要收、發的時鐘即波特率產生器，收發監視器以及輸入／輸出緩沖器。本文采用先進先出存儲器(First in First Out，FIFO)作為收發數據的雙向緩沖器。如圖3所示為FPGA實現串口數據收發的整體框圖。收、發模塊原理基本相同，只是發送區的發送控制信號受FIFO的讀空信號控制。本文重點介紹接收數據的過程。
2．1 接收區模塊
接收區模塊負責數據的串行接收并轉換為并行數據，然后送入FIFO存儲器以備后用。它主要由起始位檢測模塊、波特率可調的波特率產生模塊和接收模塊組成。
(1)波特率產生器
串行通信的傳輸受到通信雙方配備性能及通信線路的特性所左右，收、發雙方必須約定相同的速率進行串行通信，即收、發雙方采用相同的數據傳輸速率，就儀器和工業場合來說，最常見的數據傳輸率有4 800 b／s，9 600 b／s等，現在個人計算機提供的串行端口的數據傳輸率甚至達到115 200 b／s。若傳輸距離較近且設備提供的情況下使用最高的數據傳輸率。本文所列的波特率產生器靈活多變，可以根據實際條件選擇不同的數據傳輸率。設計中添加了一位撥碼開關(Key)，故運行中可以在兩種波特率中進行選擇。這里選用了4 800 b／s，9 600 b／s兩種常見的數據傳輸速率，當Key為低電平時選擇4 800 b／s，為高電平時選擇9 600 b／s。當然，以此類推運用二個撥碼開關即可實現4種波特率的互調等。
本文采用50 MHz時鐘源，所以要得到4 800 b／s和9 600 b／s的傳輸率分別需要進行5 208次和31 250次分頻。分頻參數如表1所示。從表中第1，3兩行可以看出如果只用系統提供的50 MHz時鐘源，得到的兩種波特率均存在誤差0．006 4％?？梢造`活運用倍、分頻原理進一步減小誤差。從表中第2，4行可以看出，當時鐘提高到150 MHz時，兩種數據傳輸率的分頻系數剛好能取到整數，也就是說實際可以得到理想的數據傳輸速率。但從50～150 MHz需要經過3倍頻，如果硬件允許的情況下可以采用3倍頻，能夠使傳輸可靠性更高，本文采用的就是此方法。由于設計中采用的硬件是Altera公司CycloneⅡ系列FPGA，擁有2個鎖相環，可以進行靈活的倍、分頻，所以能夠滿足3倍頻的要求。本文引用地址：http://www.j9360.com/article/155412.htm
(2)起始位檢測器與接收模塊為使得程序清晰，這兩個模塊用狀態機進行實現，如圖4所示。系統復位后進入空閑狀態，空閑狀態時起始位檢測器不斷檢測接收管腳(RxD)上的信號，當檢測器檢測到低電平到來后，狀態轉移到接收狀態，接收模塊便按照約定的波特率開始接收數據，如圖5所示。與此同時建立相應的接收位計數器，當計數滿11后(1位起始位、8位數據位、1位校驗位和1位停止位)，狀態又反跳到空閑狀態，如此循環下去，不斷接收來自上位機發送的數據。同時為使得接收的數據更加穩定，設計時在接收模塊接收時采用中間采樣的方法，如選擇9 600 b／s的數據傳輸率，則在半分頻系數即7 812時采樣數據。
2．2 存儲器
接收區接收一幀數據后將數據位存入臨時寄存器中，為防止新數據對其覆蓋，故在此添加一個存儲器，每接收1 B數據后將臨時寄存器中的數據寫入FIFO中。這里采用了異步的先進先出存儲器，實現簡單，直接調用相應的IP核。模塊中選擇8位數據位，存儲深度可根據器件特性靈活選擇，這里選則4個字的存儲深度。本文只是為了測試通信的正確性，且收、發速率相同，所以4個字的存儲深度能夠滿足要求。FIFO外部管腳主要包括讀／寫時鐘，數據輸入／輸出以及讀空信號，實驗中讀空信號rdempty送到發送檢測器輸入端用來控制FIFO對外的數據輸出。如圖6所示為其在QuartusⅡ下的功能仿真圖。wrclk和rdclk分別為寫時鐘和讀時鐘，當寫信號wrreq有效時將外部數據data寫入FIFO，本設計中讀信號rdreq由讀空信號rdempty控制，當讀空信號rdempty為低電平(FIFO非空)時讀信號rdreq有效，此時將FIFO中的數據讀出并通過q端輸出，讀空FIFO后讀空信號rdreq跳到高電平。
3 基于VB的上位機程序設計
為了驗證PC機與FPGA硬件的通信，上位機采用Visual Basic開發Windows下的測控軟件。就串口而言，利用VB開發了串口通信程序有兩種方法：一是使用MSComm串口控件；二是調用Windows API函數。本文采用了前者，與調用API函數相比，MSComm控件實現更加方便、快捷。
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