仿真器并非萬能之神
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我首先認識到可以用原理圖當畫出以下簡單的 IOBUF 電路：
由于DATA_IO 與 DATA_OUT連接到較高層文檔中的 IO 接口，綜合器會插入用于 DATA_OUT的適當 OBUF，因此我無需在此畫出。這個例子可以很好地說明了原理圖與方框圖設計方案如何能實實在在地減少未知錯誤。我的第二個更加驚人的發現是我在 VHDL 代碼中編寫的內容能夠全部得到正確仿真，這里顯示出了我實際預期的信號變化。當然，我始終明白能夠仿真與能夠綜合之間的區別。這里有一個新的誤解 ―― 我可以無錯地仿真并合成我的設計。我敢斷言，現在應該被問：“它可以仿真，那么可以合成嗎？可以被映射嗎？”
這個場景是我虛構的，盡管它出自我親身經歷過的真實事件。我曾經與許多喜歡在設計流程中使用 VHDL 和 Verilog 的 FPGA 設計人員深入探討過。我和他們有一致的看法，就是他們的大多數設計對于基于原理圖的方法來說過于復雜。也就是說，您是否主要通過 RTL 進行設計。HDL 的發明可減少描繪邏輯函數的工作量，因為門電路與觸發電路的數量太多，也太繁復。然而， FPGA（和 ASIC）一直繼續遵循著摩爾定律。設計也是如此，復雜到使用VHDL 或 Verilog 設計會把你帶入泥潭，讓你再也看不清整體設計意圖。上面問題就是例證。
設計人員需要保持他們設計的領先地位。我深信他們將別無選擇地這么做 ―― 采用更高端的方法來贏得時間和自由，從而可以集中精力進行其產品最重要部分的設計，即在市場上能使他們脫穎而出的部分。這個行業正在面臨的挑戰是：技能嫻熟的資深設計人員必須放下架子來使用與工具配套提供的免費的IP，而不是自己親手通過 HDL 把它們重新出來。我能理解這個挑戰：作為一個真正的工程設計迷，我所做的應該是這個世界上許多人都做不到的（或者說我也相信）。不過事實上，如果我想設計更好的產品，并且更快地完成，我就必須站在別人的肩上，對他說“謝謝”，然后采用方框圖的方法迅速將我的系統組合出來。接下來我就可以專心致力于設計我的創意，并且把它集成到整體系統中，使整個系統更加可靠并出類拔萃。
本文引用地址：http://www.j9360.com/article/152216.htm
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