規范中的另一個標準是門鈴包。這些包在sRIO系統中扮演端點中斷的角色。在基帶中，數字信號處理(DSP)使用這些中斷來表示一個完整的IQ數據塊已經收到，處理也將開始。主處理器可使用門鈴來通知某個給定的系統事件。

基帶中的應用

與ATCA標準相比，sRIO標準既可以實現模塊化而且還有助于硬件的可擴展性。利用該靈活性的優勢，原始設備制造商(OEM)能夠節省成本，并支持多種無線標準。已經出現的理想架構是集合到單個交換主板上的四個或更多數字信號處理器的多個基帶卡(見圖2)。

多家供應商現已開始提供具有sRIO互連的旗艦DSP產品。這些DSP利用多個高性能的直接存儲器(Direct Memory Access，DMA)存取引擎，將數據從內部存儲器傳輸到sRIO端口，能最大限度擴大端口吞吐量。而且大多數器件都分配了多個器件ID，這有助于它們成為單點傳送ID的唯一目標，或者在多個DSP配置了相同多點傳送ID的情況下，成為多點傳送的接收者之一。此外，一些DSP可提供能夠接收任何目標ID包的混雜模式。這種靈活性對于支持特定DSP的控制流量和上行數據非常重要，該數據往往是多點傳送到多樣性DSP的。這種混雜模式在要求有復雜數據通道的系統中也非常有用，因為它能緩和路由限制。 除了DSP陣列之外，FPGA通常還可提供基帶協處理功能，以實現高度平行的信號處理。一般說來，FPGA作為單個sRIO端口的旁視器件，偶爾與含有兩個sRIO端口的數據通道一起使用。由于實現多sRIO端口和交換結構的成本較高，FPGA一般不用于交換。

FPGA提供一定程度的物理層控制來形成系統流量，這樣有助于在實現內嵌時優化系統性能。這對確保接收處理器或預處理器合適的包間距(Inter-Packet Gap，IPG)計時至關重要。在基帶中采用FPGA器件能進一步減少端點間的流量，確保流量間隔的一致性，而不會發生流量突發的情況。例如，考慮到DSP首要的數據傳輸機制是DMA，而DMA往往會以最快的速度引發長數據包。這種引發會導致接收端點或交換器的擁塞，最終可能迫使流量從DSP重新發送。提 供一致的IPG能夠使流量更好的運行，有助于處理端點，避免輸入緩沖器溢出和導致重新發包。通過向FPGA的物理層因特網協議(IP)提供包間閑置時鐘周期，可以實現IPG的高分辨率控制。

基帶卡上至少可以執行一個主處理器，進行系統運行和維護，并提供控制信息。為滿足基礎設施的可用性需求，雙主機可以由具備所有合適仲裁功能的sRIO進行定義。

為了滿足上行系統中的幀延遲要求，或者作為一個全局存儲器，都需要執行支持sRIO持續高吞吐量速率的大型緩沖器。例如，對IDT實現方法來說，像這樣的器件是在基帶板上執行的。為了支持給定平臺上的多個標準，這個可選緩沖器元件也許會做成模塊化。許多OEM廠商已經開始認識到對這種分立式緩沖器的需求。

系統設計師必須意識到，利用端點存儲器(如DSP存儲器)作為中央存儲空間的方法可能導致端點的端口擁塞。如果擁塞嚴重的話，最終將影響端點的真正價值。而將存儲器需求卸載到一個獨立的器件可以緩解這個瓶頸問題。在決定全局共享端點存儲器是否合適的時候，應該對端點的端口帶寬要求進行周到的系統設計考慮。

結語

隨著sRIO標準越來越多的在無線電信基礎設施等應用中采用，完全理解標準以及各種設計考慮因素對系統設計師來說變得越來越重要。這在設計高端3G+應用的時候尤其有用。合適的sRIO標準的執行有助于實現比sRIO規范更高的可配置性。